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介紹了采用STA (靜態(tài)時序分析)對FPGA (現(xiàn)場可編程門陣列)設(shè)計進(jìn)行時序驗證的基本原理,并介紹了幾種與STA相關(guān)聯(lián)的時序約束。針對時序不滿足的情況,提出了幾種常用的促進(jìn)
時序收斂的方法。結(jié)合設(shè)計實例,闡明了STA在高速、大規(guī)模FPGA開發(fā)中的應(yīng)用。實踐表明,隨著數(shù)字設(shè)計復(fù)雜度的增加,在后端的時序驗證環(huán)節(jié),與傳統(tǒng)的動態(tài)門級時序仿真相比,采用STA方法的優(yōu)勢在于可以全面、高效地完成驗證任務(wù)。
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