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　　在這個半導體制程工藝即將面臨更新?lián)Q代之際，我們不妨從設計、制造和代工不同角度審視一下，迎接全新工藝的半導體企業(yè)的應對策略。

　　新工藝新優(yōu)勢

　　新制程一直是半導體工業(yè)發(fā)展的標尺，而為產(chǎn)品帶來全新競爭力則是企業(yè)傾注心血鉆研新技術最大的驅(qū)動力。每一代的工藝進步給半導體產(chǎn)品帶來的性能和功耗提升是明顯的。高效能、低耗電及更微小尺寸是半導體技術的三大發(fā)展趨勢，隨著便攜電子產(chǎn)品成為市場主流，幾乎所有集成電路的尺寸均朝更微小化發(fā)展。在同樣尺寸的硅片上，新制程讓制造商能夠增加更多的功能，提高芯片的運行速度，或者降低功能成本。采用28nm先進技術所帶來的主要好處是能滿足客戶對高效能、低耗電、微小化的市場需求。

　　作為除了Intel之外唯一堅持工藝研發(fā)的通用芯片IDM，意法半導體高級執(zhí)行副總裁兼首席技術官Jean-Marc Chery談及制程進步表示，在消費電子市場上，機頂盒芯片(解碼器)、網(wǎng)關和3D(HD)TV是制程從 40 nm技術節(jié)點向32/28 nm節(jié)點升級的受益者，這些新制程可把芯片的處理性能提高30%左右，而功耗沒有任何增加。此外，更小的特征尺寸讓制造商能夠在每顆芯片上集成更多的處理單元，從而提高計算能力和處理性能，例如，給用戶帶來出色的高清3D TV體驗。在網(wǎng)絡系統(tǒng)芯片方面，消費者將獲得數(shù)據(jù)速率達到14-25G bit/s的產(chǎn)品，數(shù)據(jù)傳輸速率比上一代技術節(jié)點的10-14G bit/s高出許多。

　　關于新工藝帶來的優(yōu)勢，TSMC中國區(qū)總經(jīng)理陳家湘介紹，28HP制程最先采用先進的高介電層/金屬閘(HKMG)技術，相較于40nm制程，此項制程在相同漏電基礎上速度增快約25%，而在相同速度基礎上漏電亦可降低約50%。目前28nm制程區(qū)分為Gate-First(柵極最先)以及Gate-Last(柵極最后)二種方式。由于Gate-Last技術具有同時兼顧P-type及N-type晶體管臨界電壓(Vt)調(diào)整的最佳優(yōu)勢，TSMC已宣布在高效能及低耗電制程，為客戶采用Gate-Last技術。另一方面，TSMC在業(yè)界的領導地位奠基于“先進技術、卓越制造、客戶伙伴關系”三位一體的差異化競爭優(yōu)勢。2010年，TSMC已為客戶的28nm可編程邏輯門陣列(FPGA)提供了先進的硅穿孔(Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗證(prototyping) 服務。藉由自身研發(fā)的硅穿孔通道(TSV)及與集成電路制造服務業(yè)者兼容的晶圓級封裝技術，TSMC承諾與客戶緊密合作開發(fā)符合成本效益的三維集成電路系統(tǒng)整合方案。

　　賽靈思的全新FPGA就是基于TSV技術的28nm新產(chǎn)品，該公司亞太區(qū)銷售及市場總監(jiān)張宇清坦言得益于28nm工藝技術，賽靈思推出了統(tǒng)一架構(gòu)，將整體功耗降低一半且具有業(yè)界最高容量(200萬邏輯單元)的7系列FPGA產(chǎn)品，不僅能實現(xiàn)出色的生產(chǎn)率，解決 ASIC 和 ASSP 等其他方法開發(fā)成本過高、過于復雜且不夠靈活的問題，使 FPGA 平臺能夠滿足日益多樣化的設計群體的需求。在 28 nm工藝節(jié)點上，靜態(tài)功耗是器件總功耗的重要組成部分，有時甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關鍵在于控制功耗，因此為了實現(xiàn)最高功效，首先必須選用適合的工藝技術。賽靈思選擇了HKMG高性能低功耗工藝技術，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮 28 nm技術所帶來的最佳性能和功能優(yōu)勢。與標準的高性能工藝技術相比，高性能低功耗工藝技術使得 FPGA 的靜態(tài)功耗降低了 50%，總功耗也減少 50%。同時，新一代開發(fā)工具通過創(chuàng)新時鐘管理技術可將動態(tài)功耗降低 20%，此外，通過部分重配置技術的增強，幫助設計人員進一步降低功耗并減少系統(tǒng)成本33%。

　　Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認為企業(yè)紛紛向先進工藝遷移的主要原因有三點。

　　成本/晶片面積/集成度：目標實現(xiàn)智能電話、平板電腦和智能電視等終端產(chǎn)品的物料(BOM)成本最低化。GF預計，他們的28SLP工藝密度是傳統(tǒng)40LP工藝的兩倍。通過將應用處理器、圖形、內(nèi)存控制器、視頻編碼/解碼、標準連線接口(USB、MIPI)和標準無線接口(WiFi、藍牙和LTE)集成在單一的系統(tǒng)級芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小更薄的產(chǎn)品。集成后降低成本/縮小體積帶來好處的例證之一就是iPad 2使用的Apple A5。通過目前在45nm中的應用，集成使蘋果公司產(chǎn)品與分立式芯片相比在成本、性能和外形方面具有顯著優(yōu)勢。

　　功耗：集成的諸多好處和使用高階節(jié)點有助于降低功耗和延長電池壽命。GF估計，與傳統(tǒng)的40G工藝相比，在指定速度下，他們的28HPP工藝每個交換機使用的功耗減少了一半，待機功率也只有30%。

　　性能：設計人員還可以在相同有效功率下從設計部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰(zhàn)

　　新工藝帶來新競爭優(yōu)勢的同時，將許多設計和制造上的挑戰(zhàn)也帶給整個業(yè)界，為此，要求設計者與EDA(電子設計自動化)和晶圓廠之間保持良好的合作以應對全新的設計和制造挑戰(zhàn)。隨著半導體工業(yè)按照摩爾定律的規(guī)則，力爭使芯片上集成的晶體管數(shù)量成倍增加，新的技術挑戰(zhàn)在不斷涌現(xiàn)。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導體廠商亟待解決的另一項技術挑戰(zhàn)，這就需要整個產(chǎn)業(yè)鏈的通力協(xié)作。

　　隨著芯片特征尺寸縮小，因為20nm以下制程的分散性，寄生效應和器件可變性增強。理解這些新的效應并如何有效地給它們建模是芯片設計的一大挑戰(zhàn)。Jean-Marc Chery介紹，意法半導體與所有的主要的EDA企業(yè)密切合作，為客戶提供設計工具，幫助客戶克服新技術節(jié)點帶來的設計復雜性問題。事實上，處理好設計復雜性增加問題，能夠為客戶提供有效的設計工具，保證甚至縮短客戶基于新技術節(jié)點的產(chǎn)品上市時間，是半導體公司要解決的最大挑戰(zhàn)之一。事實上，對于30nm以下制程，能夠克服這些挑戰(zhàn)的主要芯片廠商的數(shù)量正在減少，當然，意法半導體是這些為數(shù)不多的主要廠商之一。

　　新的工藝離不開出色的EDA工具，工具開發(fā)商在高階工藝階段面臨三項高層次的挑戰(zhàn)，另外還有幾個相關的具體問題和解決方案。這方面的挑戰(zhàn)包括：管理日益復雜的系統(tǒng)級芯片(SoC)的幾何體積越小，意味著系統(tǒng)級芯片內(nèi)容越多，復雜程度越高;改善系統(tǒng)級架構(gòu)驗證和實施，更多地使用預驗證、易于集成的商業(yè)IP(知識產(chǎn)權)以及采用更好更高效的驗證方法;提高實施、簽核與驗證的準確性以及改善吞吐量/上市時間/風險。

　　談及對SoC(系統(tǒng)級芯片)設計師在新的節(jié)點中將會遇到的工具和方法的轉(zhuǎn)變， Kevin Kranen認為，新節(jié)點面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面。

　　1. 由于氮氧化硅(SiON)柵極介質(zhì)厚度過薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰(zhàn)。目前，各大芯片代工廠紛紛轉(zhuǎn)向新的材質(zhì)和高K金屬柵極(HKMG)工藝技術(先柵極和后柵極工藝)。這一變化導致了必須在布線工具和設計規(guī)則檢查(DRC)工具中納入新的設計規(guī)則。

　　2. 在193nm光刻基本限值下作業(yè)的挑戰(zhàn)。設計師必須加強對實施和簽核的光刻檢查。目前，各個領先的芯片代工廠均要求用戶在提交設計前實施某種形式的光刻檢查。比如，針對不同F(xiàn)oundry(代工廠)的特點，Synopsys提供不同的工具來協(xié)助識別和排除那些導致光刻問題和其它影響良率的設計。

　　3. 用于參數(shù)提取的新工藝拓撲結(jié)構(gòu)建模方面的挑戰(zhàn)。目前，各大領先芯片代工廠正創(chuàng)建新的“通孔接觸”(via and contact)拓撲結(jié)構(gòu)，來改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應和凹刻接觸技術。

　　4. 管理參數(shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。參數(shù)異變性，對比此前工藝節(jié)點中的狀況，其百分比相對基準數(shù)據(jù)已出現(xiàn)了顯著增長，不過利用最壞情況分析法又過于悲觀。目前，芯片代工廠和設計師開始要求采用高級片上變異(AOCV)設計和分析方法，來限定變異性和提供準時的簽核。同時要求EDA工具必須具備AOCV分析能力。

　　與此對應，22/20nm則有不同的要求，EDA工具面臨的主要挑戰(zhàn)包括以下4點。

　　1. 新限制性設計規(guī)則的增加，以確保利用193nm可成功實現(xiàn)絕對分辨率限值的光刻。為適應這些新規(guī)則的要求，必須對布局和布線工具以及DRC檢查進行升級。

　　2. 對于部分層級超越193nm光刻的限值方面的挑戰(zhàn)。包括通孔和金屬齒距在內(nèi)的部分芯片層不能在單一光罩內(nèi)進行投影成像，這是因為這些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個單一芯片層的特性分離在兩個光罩內(nèi)。雙圖案模式提出了新的間距要求，可能增加設計的面積。不過，智能化的布局和布線可以在實際實施時，緩解雙圖案模式對面積產(chǎn)生的絕大部分影響。

　　3. 新的提取需求部分22/20nm工藝增加了凹刻接觸等新的結(jié)構(gòu)和拓撲，要求必須具備新的提取能力。

　　4. 向鰭式場效晶體管(FINFET)/TriGate結(jié)構(gòu)的演進對整個半導體行業(yè)造成了重大影響的英特爾宣布，他們將轉(zhuǎn)向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結(jié)構(gòu)對提取和SPICE模擬具有更高的要求，Synopsys已經(jīng)開始在EDA工具中考慮這些問題。同時，工藝和設備工程師要在FINFET上開展工藝或設備模擬，也必須擁有從二維TCAD轉(zhuǎn)向三維TCAD能力。

　　代工廠角度，陳家湘介紹，為了因應全新設計的挑戰(zhàn)，TSMC與fabless(無晶圓半導體)客戶應該更早、更深入及更緊密的合作，結(jié)合雙方的優(yōu)勢共同因應未來在設計與技術上的挑戰(zhàn)。首先，foundry與fabless 應更早一步定位產(chǎn)品的設計;其次，雙方應該更深入地加強硅IP的合作，共同追求可制造性設計(DFM)與設計規(guī)范限制(RDR)等設計工具的一致性，進一步從設計到生產(chǎn)的過程中共同解決問題，提升產(chǎn)品質(zhì)量。目前，TSMC 28nm設計生態(tài)環(huán)境已準備就緒，發(fā)表包括設計參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項最新的定制化設計工具，強化既有的開放創(chuàng)新平臺設計生態(tài)環(huán)境，幫助客戶更快更好的開發(fā)28nm產(chǎn)品。另外，28nm產(chǎn)品已進入量產(chǎn)，客戶采用TSMC開放創(chuàng)新平臺(Open Innovation Platform)所規(guī)劃的28nm新產(chǎn)品設計定案(tape out)數(shù)量已經(jīng)超過80個。

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