CSI總線介紹與優(yōu)勢

CSI總線是一項(xiàng)用于將圖像傳感器與處理器連接的并行通信接口，在工業(yè)自動(dòng)化、能源電力、智慧醫(yī)療等領(lǐng)域得到廣泛應(yīng)用，具備了高帶寬，開發(fā)難度低和低成本優(yōu)點(diǎn)。

圖1CSI總線接口示意圖以全志科技T3處理器的CSI0為例）

國產(chǎn)ARM+FPGA架構(gòu)介紹與優(yōu)勢

近年來，隨著中國新基建和中國制造2025規(guī)劃的不斷推進(jìn)，單ARM處理器已經(jīng)越來越難以滿足工業(yè)現(xiàn)場的功能需求。尤其是在能源電力、工業(yè)控制和智慧醫(yī)療等行業(yè)，對(duì)于多路/高速AD采集、多路網(wǎng)口、多路串口、多路/高速并行DI/DO以及高速數(shù)據(jù)并行處理等特定功能的需求日益增長。因此，ARM + FPGA架構(gòu)的處理器平臺(tái)在市場上受到越來越多的歡迎。

創(chuàng)龍科技SOM-TLT3F是一款基于全志科技T3四核ARM Cortex-A7處理器和紫光同創(chuàng)Logos PGL25G/PGL50G FPGA設(shè)計(jì)的異構(gòu)多核全國產(chǎn)工業(yè)核心板。該處理器平臺(tái)的ARM Cortex-A7處理單元主頻高達(dá)1.2GHz。該核心板所有元器件均采用國產(chǎn)工業(yè)級(jí)方案，國產(chǎn)化率達(dá)到100%。

全志T3是一款準(zhǔn)車規(guī)級(jí)芯片，采用四核ARM Cortex-A7架構(gòu)，主頻高達(dá)1.2GHz。它支持雙路網(wǎng)口、八路UART、SATA大容量存儲(chǔ)接口，并且能夠同時(shí)支持4路顯示、GPU以及1080P H.264視頻硬件編解碼。此外，創(chuàng)龍科技已在T3平臺(tái)上適配了國產(chǎn)嵌入式系統(tǒng)翼輝SylixOS，實(shí)現(xiàn)了軟硬件的真正國產(chǎn)化。

紫光同創(chuàng)Logos PGL25G/PGL50G FPGA在工業(yè)領(lǐng)域有著廣泛的應(yīng)用，并且與國外競爭對(duì)手的產(chǎn)品兼容。由于價(jià)格低廉、質(zhì)量穩(wěn)定、開發(fā)環(huán)境易用等優(yōu)點(diǎn)，受到了工業(yè)用戶的廣泛好評(píng)

國產(chǎn)ARM+FPGA的CSI通信案例介紹

本章節(jié)主要介紹全志科技T3與紫光同創(chuàng)Logos基于CSI的ARM + FPGA通信方案，使用的硬件平臺(tái)為：創(chuàng)龍科技TLT3F-EVM工業(yè)評(píng)估板。

為了簡化描述，正文僅摘錄方案功能描述與測試結(jié)果。

該案例實(shí)現(xiàn)T3(ARM Cortex-A7)與FPGA的CSI通信功能。案例使用的CSI0總線，最高支持分辨率為1080P@30fps，數(shù)據(jù)位寬為8bit，如下圖所示。CSI0理論傳輸帶寬為：1920 x 1080 x 8bit x 30fps ≈ 59MB/s。

圖4

圖5 功能框圖

圖6ARM程序流程圖

案例測試演示

將CSI_PCLK設(shè)置為65MHz，測試數(shù)據(jù)寫入FIFO的時(shí)鐘FIFO_WR_CLK設(shè)置為59MHz。由于FPGA端需將數(shù)據(jù)寫入FIFO再從FIFO讀出后發(fā)送，每一行與每一幀之間的間隔時(shí)間會(huì)受FIFO寫入的速率影響，因此CSI通信的實(shí)際理論傳輸帶寬應(yīng)為：(59MHz x 8bit / 8)MB/s = 59MB/s。而如圖所示，本次實(shí)測速率約為52.4MB/s，誤碼率為0，接近理論通信速率。

審核編輯：黃飛