Cadence 與 Intel 代工廠合作開發(fā)并驗證了一項集成的先進(jìn)封裝流程。該流程能利用嵌入式多晶粒互連橋接（EMIB）技術(shù)來應(yīng)對異構(gòu)集成多芯粒架構(gòu)不斷增長的復(fù)雜性。此次合作意味著 Intel 客戶將能夠利用先進(jìn)封裝技術(shù)來加速高性能計算（HPC）、人工智能和移動設(shè)備計算的設(shè)計空間方面的進(jìn)步。這一先進(jìn)的 EMIB 流程將使設(shè)計團(tuán)隊受益，幫助他們從早期系統(tǒng)級規(guī)劃、優(yōu)化和分析無縫過渡到 DRC 實現(xiàn)和物理簽核，并且無需轉(zhuǎn)換數(shù)據(jù)格式。這是一次革命性的合作，有望顯著縮短復(fù)雜多芯粒封裝的設(shè)計周期。

此先進(jìn)封裝流程包括 Cadence AllegroX APD（用于元件擺放、信號/電源/接地布線、設(shè)計同步電氣分析、DFM/DFA 和最終制造輸出）、Integrity3D-IC Platform 與 Integrity System Planner（用于系統(tǒng)級設(shè)計聚合、規(guī)劃和優(yōu)化）、Sigrity與 Clarity求解器（用于 3D 電磁提取、雙參數(shù)生成、早期和簽核信號完整性、直流/交流電源分析以及封裝模型提?。elsius求解器（用于早期階段和簽核階段的熱簽核/應(yīng)力分析）、VirtuosoStudio（用于 EMIB 橋接的信號/電源/接地布線）以及 PegasusVerification System（用于簽核 DRC 和 SystemLVS）。

“越來越多的工程師開始將目光轉(zhuǎn)向多芯粒架構(gòu)和先進(jìn)封裝，因此擁有合適的設(shè)計工具和方法變得更加重要，”Cadence 定制 IC 和 PCB 事業(yè)部研發(fā)副總裁 Michael Jackson 說道，“Cadence 與 Intel 的合作通過提供經(jīng)過 EMIB 認(rèn)證的參考流程，有助于簡化向異構(gòu)集成解決方案的過渡。這一流程經(jīng)過優(yōu)化，可以幫助雙方的共同客戶輕松應(yīng)對現(xiàn)代電子設(shè)計的復(fù)雜性，在瞬息萬變的科技市場保持前沿地位?！?/p>

“要獲得無縫的設(shè)計流程，在工程項目的規(guī)劃和實現(xiàn)階段盡早進(jìn)行熱、信號完整性和電源建模至關(guān)重要，”Intel 代工廠副總裁兼產(chǎn)品與設(shè)計生態(tài)系統(tǒng)總經(jīng)理 Rahul Goyal 表示，“通過在前期納入這些考慮因素，工程師可同時開展設(shè)計和簽核任務(wù)，有助于避免潛在的下游延誤。此外，這種積極主動的方法還能確認(rèn)設(shè)計的可行性，確保設(shè)計始終符合規(guī)定的標(biāo)準(zhǔn)和準(zhǔn)則?！?/p>

此次戰(zhàn)略合作必將為客戶賦能，幫助使用 Intel 技術(shù)的客戶降低設(shè)計風(fēng)險。

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審核編輯：劉清