串行解串器 （Serializer/Deserializer, SerDes）的特點為數(shù)據(jù)與時鐘在同一信道中傳輸，在接收端通過時鐘數(shù)據(jù)恢復(fù)技術(shù)（CDR）提取數(shù)據(jù)中所包含的時鐘信息并以此時鐘采樣接收到的數(shù)據(jù)。當(dāng)前，絕大部分高速信號傳輸使用SerDes 結(jié)構(gòu)。

SerDes 的發(fā)送端（TX）包括并串轉(zhuǎn)換器、編碼器、發(fā)送端均衡、驅(qū)動器等部分，SerDes 的接收端（RX）包括接收端衰減器 （ATT)、接收端均衡、時鐘數(shù)據(jù)恢復(fù)、解碼器、串并轉(zhuǎn)換等。目前SerDes 主要有并行時鐘 SerDes 方案(Parallel Clock SerDes)、嵌入式時鐘SerDes 架構(gòu) (Embedded Clock SerDes)、8bit/10bit SerDes 方案、位交織SerDes 方案(Bit Interleaved SerDes）四種實現(xiàn)方案。

并行時鐘 SerDes 方案中時鐘與數(shù)據(jù)分離，數(shù)據(jù)與控制/地址位信號分別傳輸，其中數(shù)據(jù)與時鐘信號分別通過特定線傳輸，常用于低速傳輸。其優(yōu)點在于不需要時鐘數(shù)據(jù)恢復(fù)電路，電路簡單，對抖動要求低；其缺點在于需要額外的時鐘線，且時鐘線會造成電磁輻射（EMI）及串?dāng)_，因此無法在高速鏈路上使用。目前采用該種 SerDes 的有 DDR 等。

嵌入式時鐘 SerDes 架構(gòu)是標(biāo)準(zhǔn) SerDes 架構(gòu)，即時鐘嵌入數(shù)據(jù)信號中并在接收端通過 CDR 恢復(fù)。優(yōu)點在于消除了單獨時鐘線引起的電磁干擾和串?dāng)_的影響，且減少了時鐘線對 PCB 布局的影響；缺點在于遠(yuǎn)端時鐘恢復(fù)對抖動要求高，PCle、USB 3.0、USB 3. 1、SATA 均采用此種 SerDes 方案。

8bit/10bit SerDes 方案，即在串行數(shù)據(jù)中添加額外編碼來平衡直流分量，降低CDR 壓力。其編碼不一定是 8bit/10bit，也有更高效率的編碼，比如 PCle3.0的 128bit/ 132bit 編碼。優(yōu)點在于插入的位可防止長“1”或“0”碼型，從而能夠始終讓 CDR 接收到 0/1 跳變保證其正常工作；缺點在于插入的位會造成無效冗余，比如 8bit/10bit 編碼的冗余可達(dá)到 20%。

位交織 SerDes 方案是指將多個低速串行數(shù)據(jù)拼接成一條高速串行數(shù)據(jù)。其優(yōu)點在于能提高速率且減少數(shù)據(jù)傳輸通道數(shù)，有利于 PCB 的布局及降低串?dāng)_；缺點在于需要額外的時鐘、選擇器和 CDR 電路。12Gbit/s XAUI (XAUIx4)就是通過這種架構(gòu)實現(xiàn)的。

由于數(shù)據(jù)傳輸速度的不斷提高，所以開發(fā)出了 SerDes 結(jié)構(gòu)。早期信號傳輸速度僅為 kbit/s~ Mbit/s 時，并行接口足以處理此類型傳輸。然而伴隨工藝的更新和傳輸速率的增長，高速信號特別是時鐘信號對其他傳輸線造成的串?dāng)_(Crosstalk）日益嚴(yán)重并影響傳輸質(zhì)量；同時，應(yīng)用產(chǎn)品的小型化也需要減少并行走線：因此，使用串行走線并不需要單獨時鐘線的 Ser Des 結(jié)構(gòu)成為最好選擇。

SerDes 架構(gòu)是目前民用高速接口協(xié)議的主流選擇。目前國內(nèi)外各大公司均采用SerDes 架構(gòu)來實現(xiàn)高速接口產(chǎn)品，如Synopsys 的 USB/PCIe/SATA 等IPIP、華為的 10Gbit/s 企業(yè)級 SerDes Xilinx 在2011 年推出的 26Gbit/s SerDes 等。