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SYSREF和Device clock是否需要同源?SYSREF有哪幾種模式?

加油射頻工程師 ? 來(lái)源:加油射頻工程師 ? 2022-12-30 11:03 ? 次閱讀

以下總結(jié)均針對(duì)Subclass1,subclass0和subclass2的未關(guān)注。

1SYSREF和Deviceclock是否需要同源?

答:是的,SYSREF和DeviceClock需要同源。而且標(biāo)準(zhǔn)中推薦,SYSREF和Deviceclock都采用同樣的電平類(lèi)型,以防止在芯片內(nèi)部產(chǎn)生額外的偏差。

個(gè)人理解,是因?yàn)镈eviceclock會(huì)對(duì)SYSREF進(jìn)行采樣,以獲得LMFC時(shí)鐘,而且SYSREF和Device Clock之間需要滿(mǎn)足一定的時(shí)延關(guān)系;如果不同源的話(huà),很難滿(mǎn)足以上要求,而且不同源的話(huà),兩者相位關(guān)系不固定,每次上電后的狀態(tài)都不一樣,難以調(diào)試。

2SYSREF有哪幾種模式?

答:SYSREF有三種模式,分別為周期信號(hào)、帶隙周期信號(hào)和單次脈沖信號(hào)。

3當(dāng)多個(gè)ADC與一個(gè)邏輯器件連接時(shí),如果ADC之間的數(shù)據(jù)已經(jīng)對(duì)齊,SYSREF是否可以關(guān)掉?

答:是的,可以關(guān)掉。理論上,SYSREF信號(hào)可以一直給到各器件,但是考慮到EMI,一般不會(huì)這樣做。

只要系統(tǒng)同步后,系統(tǒng)的deterministic latency不變,則可以把SYSREF關(guān)掉。

在需要重新對(duì)齊的時(shí)候,可以利用JESD204B的SYNC信號(hào),來(lái)給時(shí)鐘芯片一個(gè)‘Generate SYSREF’請(qǐng)求,以告知時(shí)鐘信號(hào)再次產(chǎn)生SYSREF信號(hào)。

4SYSREF信號(hào)可以有FPGA來(lái)產(chǎn)生么?

答:可以的,但是該信號(hào)也需要與DeviceClock(送給ADC)同源。

5SYSREF、DeviceClock和LMFC三者之間是什么關(guān)系?

答:DeviceClock信號(hào)對(duì)SYSREF進(jìn)行采樣,當(dāng)其檢測(cè)到SYSREF由1變?yōu)?時(shí)的上升沿,即為L(zhǎng)FMC的上升沿。

Device Clock需對(duì)SYSREF支持上升沿采樣,下降沿采樣可選。

6什么是確定性延遲(Deterministic latency)?

答:確定性延遲定義為發(fā)送端并行幀數(shù)據(jù)輸入到接收端并行數(shù)據(jù)輸出所需的時(shí)間。

其輸入點(diǎn)和輸出點(diǎn)是位于傳輸層和應(yīng)用層之間,沒(méi)有包括ADC模擬前端以及內(nèi)核的時(shí)延,但是包括傳輸媒質(zhì)的時(shí)延。

7RX怎么知道TX的LMFC時(shí)鐘的位置的?

答:LMFC時(shí)鐘是器件的內(nèi)部時(shí)鐘,TX通過(guò)在發(fā)射的串行數(shù)據(jù)中使用控制字來(lái)表征時(shí)鐘的邊沿。

8 確定性延遲如何用做多個(gè)轉(zhuǎn)換器的采樣對(duì)齊

答:RX通過(guò)表征時(shí)鐘邊沿的控制字來(lái)識(shí)別TX端的LMFC的時(shí)鐘邊沿。

在多個(gè)ADC需要對(duì)齊的時(shí)候,RX將識(shí)別出來(lái)的TX端的LMFC的時(shí)鐘邊沿,與自己的LMFC時(shí)鐘邊沿以及其他TX端LMFC邊沿比對(duì)。

這樣,RX就知道了各組數(shù)據(jù)的相對(duì)時(shí)延,并將其同步。

9ADC各個(gè)數(shù)據(jù)Lane之間是否需要等長(zhǎng)?

答:可以不等長(zhǎng),因?yàn)榭梢酝ㄟ^(guò)RX buffer來(lái)吸收。標(biāo)準(zhǔn)上說(shuō),可以這樣做,但是可能會(huì)使得鏈路對(duì)時(shí)鐘偏差更敏感。

比如說(shuō),最長(zhǎng)的lane和最短的lane之間相差50cm,然后由于環(huán)境的影響,電路板的介電常數(shù)在4~5之間變化,那由于長(zhǎng)度差別引起的skew則有500ps,增加了skew的不確定性。

10給到各個(gè)ADC和邏輯器件的DeviceClock和SYSREF是否需要等長(zhǎng)?

答:從標(biāo)準(zhǔn)上來(lái)看的話(huà),Device Clock和SYSREF的skew可以有6ns,如果板材是FR4的話(huà),則差不多對(duì)應(yīng)84cm的長(zhǎng)度差。但是,個(gè)人感覺(jué),能等長(zhǎng)的時(shí)候,就盡量等長(zhǎng)吧。






審核編輯:劉清

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原文標(biāo)題:JESD204標(biāo)準(zhǔn)閱讀后的十項(xiàng)總結(jié)

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