讀者會認(rèn)出著名的克勞德·埃爾伍德·香農(nóng)（Claude Elwood Shannon），他被廣泛譽(yù)為“信息論之父 ” ，也是許多發(fā)現(xiàn)和發(fā)明的鼻祖。其中包括一個優(yōu)雅而開創(chuàng)性的（首次發(fā)表于1948年?。┑?a href="http://m.hljzzgx.com/tags/dac/" target="_blank">DAC設(shè)計(jì)理念，稱為香農(nóng)解碼器（SD），如圖1所示（插圖修改自《 數(shù)據(jù)轉(zhuǎn)換手冊 ? 2005 ADI公司 》）。

圖1香農(nóng)解碼器DAC。

在操作中，輸入串行（LSB 優(yōu)先）位串控制開關(guān) S ，以便1位向電容器C添加一個電荷單位，而0位保持不變。位（在這個簡單示例中總共四個）以時間間隔T 到達(dá)。因此，在4T結(jié)束時，C上累積的最終電壓V表示字符串的數(shù)字內(nèi)容。使V與字符串表示的二進(jìn)制數(shù)N成比例的非常簡單（感謝香農(nóng)的天才）技巧是

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RC = T/Ln（2）。 這導(dǎo)致C上累積電壓的一半在每個間隔T期間放電，從而提供正確的數(shù)模轉(zhuǎn)換所需的二進(jìn)制位權(quán)重。然后，S&H在4T下捕獲C上存在的最終結(jié)果。僅此而已。我們僅使用開關(guān)、單級RC和S&H，僅使用四位時間就完成了4位DAC轉(zhuǎn)換。

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圖 2顯示了使用 1948 年以來出現(xiàn)的設(shè)備時 8 位 SD 的外觀。請注意，它與基本的PWM DAC非常相似，僅由典型的通用輸出位D和單級RC（ R + Ron）C = T/Ln（2） 組成。導(dǎo)通項(xiàng)提供輸出端口導(dǎo)通電阻的校正，典型值為20Ω至200Ω。我們稍后會看到為什么羅恩很重要。假設(shè)示例 8 位串行串 = 10101011 = 171， T =10μs， C =0.0015μF， Ron =120Ω， R =9.53kΩ，Vref = 5V 邏輯電源， 模擬輸出 = 171/256 * 5V = 3.34V 。

圖2現(xiàn)代香農(nóng)解碼器實(shí)現(xiàn)。

所需的S&H功能在模擬輸出累積后只需三態(tài)D即可免費(fèi)提供，允許電容器C保持最終電壓，從而成為自己的S&H。

以前我聲稱SD是PWM的更快替代品。嗯，是嗎？8位PWM的基本周期為256個時鐘周期，為了將紋波抑制到LSB電平，RC濾波器時間常數(shù)需要等于~64個PWM周期，并且還需要一個Ln（256）= 5.5個時間常數(shù)才能穩(wěn)定到1 LSB。PWM DAC的總轉(zhuǎn)換時間為256 645.5 = 90，112個時鐘周期，用于轉(zhuǎn)換、濾波和建立到最終的8位值。

同時，8位SD僅在8個T周期內(nèi)完成所有這些工作，顯然產(chǎn)生了90，112/8 = 11，264：1的SD與PWM速度比，使用與基本PWM相同的零件數(shù)完成！

但這真的是一個公平的比較嗎？嗯，不完全是。

首先，關(guān)于速度，PWM時鐘周期通常會在專用的片上計(jì)數(shù)器定時器硬件中產(chǎn)生，而輸出端口位的SD位移位和最終三態(tài)可能需要一些軟件交互。這種差異可能會使SD比特率比PWM時鐘慢。也許慢 10 倍。因此，SD與PWM速度比的更現(xiàn)實(shí)估計(jì)可能更接近1，100比1，而不是11，000比1。

其次，關(guān)于器件數(shù)量，需要考慮以下因素：雖然PWM會持續(xù)自動刷新其輸出，但圖2所示的基本SD則不會。圖2每隔幾毫秒就需要運(yùn)行一個轉(zhuǎn)換周期，以刷新C的電荷，抵消電壓下降并保持穩(wěn)定的輸出。當(dāng)然，在這些轉(zhuǎn)換過程中，模擬輸出將 不穩(wěn)定 ，從而產(chǎn)生負(fù)載將被視為瞬時輸出毛刺。

有些負(fù)載可以容忍這種周期性干擾，但許多負(fù)載不會。避免故障是可能的，但要做到這一點(diǎn)，必須增加零件數(shù)量。圖 3提出了一種可能的解決方案：

！[]（file.elecfans.com/web2/M00/81/9E/pYYBAGOQNlOATo_6AAAJOpS6eJQ655.png）

圖3輔助PWM可防止SD輸出下降。

通過將“維持器”PWM設(shè)置為與SD相同的輸出電壓來補(bǔ)充SD的速度，以保持SD最初（快速）設(shè)置的相同電容電荷。

該解決方案仍然不夠完美，因?yàn)镾D和PWM時間常數(shù)之間的大比率意味著R1和R2之間的比率同樣大，對R2施加了高電阻以獲得足夠的紋波抑制，因此模擬輸出的穩(wěn)態(tài)驅(qū)動能力非常有限**。**當(dāng)然，每當(dāng)SD轉(zhuǎn)換序列設(shè)置新的輸出電壓時，仍然存在輸出毛刺。

圖4顯示了解決這些問題的完整方法，通過實(shí)施兩個S&H轉(zhuǎn)換/保持電容，通過U1c 切換 ，其中一個提供S&H功能（C0/1作為X/Y Select = 0/1）和恒定輸出電壓，而另一個通過U1a和U1b執(zhí)行下一個DAC轉(zhuǎn)換。于是他們轉(zhuǎn)換角色，八達(dá)亞達(dá)等等。

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圖4切換的標(biāo)清。

圖4拓?fù)涞牧硪粋€特點(diǎn)是能夠接受獨(dú)立于邏輯電源和地的基準(zhǔn)電壓輸入（+ Vref ， -Vref ）。這允許更好的DAC精度，而不是依賴邏輯電源的（通常有限的）穩(wěn)定性，如果-Vref為負(fù)，則雙極性（-Vref至**+Vref**）輸出范圍。

它仍然只需要四個部分。

SD 具有固有的可編程分辨率。無需修改任何電路即可容納任何長度的位串（6、10、12 等）。此外，由于SD轉(zhuǎn)換時間與位串長度（n）成線性比例，而PWM轉(zhuǎn)換時間與 2^n^ ，SD 的速度優(yōu)勢只會隨著字符串長度的增加而變得更好。

SD 精度取決于 RC 時間常數(shù)與位間隔 T/Ln（2） 之間的精確匹配。這兩個數(shù)字之間的差異將導(dǎo)致位權(quán)重與正確的2.0不同，單調(diào)性和微分線性度因此受到影響。因此，建議使用精密金屬膜電阻器和零溫度系數(shù)C0G或NPO電容器，以及如前所述，對SD信號路徑中開關(guān)元件的阻抗（ Ron ）進(jìn)行R校正。

圖5顯示了RC時間常數(shù)誤差從0%（ RC = 1.44269 T）到10%（ RC = 1.58696 T ）對轉(zhuǎn)換結(jié)果的影響。

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圖50% 至 10% RC 誤差的影響。

審核編輯 黃昊宇