本文主要闡述了在驅(qū)動(dòng)芯片應(yīng)用中，半橋中點(diǎn)出現(xiàn)的負(fù)壓，分析其原因并且通過(guò)實(shí)驗(yàn)如何正確處理。

驅(qū)動(dòng)芯片與VS負(fù)壓的產(chǎn)品

電力電子電路中，橋式電路應(yīng)用非常廣泛。圖1顯示了一個(gè)半橋驅(qū)動(dòng)芯片驅(qū)動(dòng)半橋電路的典型電路示意圖。

圖 1. 理想典型驅(qū)動(dòng)芯片與半橋電路示意圖

基本工作原理如下：當(dāng)HIN為高時(shí)，輸出HO為高，上管M1打開(kāi)，電流從BUS通過(guò)M1流到負(fù)載端。當(dāng)LIN為高時(shí)，輸出LO為高，下管M2打開(kāi)，電流通過(guò)M2續(xù)流。

圖 2. 帶寄生電感導(dǎo)致VS電壓低于VSS

由于線路上有寄生電感，在上管關(guān)斷，下管開(kāi)通的瞬態(tài)切換過(guò)程中，在寄生電感中將產(chǎn)生壓降，導(dǎo)致VS端將產(chǎn)生負(fù)壓，如圖 2所示。VS負(fù)壓端的大小，可由下述公式表示：

VS-VSS=-VFD-(LVSS-+LS2)×DIL/Dt-LS1×dIH/dt

由上述公式可知，VS的負(fù)壓大小主要取決于如下參數(shù)：電流變化的斜率，寄生電感的大小。電流變化的斜率越大，尤其是在輸出短路的情況下，VS負(fù)壓也越大。寄生電感越大，VS負(fù)壓也越大。

-半橋中點(diǎn)負(fù)壓及應(yīng)對(duì)策略 -

VS負(fù)壓的影響

一般在驅(qū)動(dòng)芯片規(guī)格書(shū)中規(guī)定了最大的VS與VSS（COM）之間的負(fù)壓和推薦的工作條件。

由于芯片內(nèi)部含有寄生的二極管及l(fā)atch up機(jī)制，當(dāng)VS負(fù)壓過(guò)大時(shí)，會(huì)導(dǎo)致芯片損壞或邏輯異常。

圖 3. 高邊的浮動(dòng)電源與瞬態(tài)負(fù)壓值VB,VS波形

如圖3所示，當(dāng)采用隔離的高邊電源，當(dāng)VS電壓低于隔離電源Vbs電壓時(shí)，導(dǎo)致VB電壓低于COM端時(shí)，芯片內(nèi)部二極管D3存在導(dǎo)通風(fēng)險(xiǎn)。

圖 4. Bootstrap電路與瞬態(tài)負(fù)壓值VB,VS波形

如圖4所示，當(dāng)高邊電源采用bootstrap方式時(shí)，由于VS瞬間出現(xiàn)負(fù)壓，將導(dǎo)致VB到VS的電壓升高，當(dāng)VBS電壓大于芯片使用的最高值時(shí)，芯片也將損壞。VBS為浮動(dòng)電源，考慮極端情況，上管導(dǎo)通時(shí)發(fā)生短路，一旦上管關(guān)斷，短路大電流將通過(guò)下管體二極管。若此時(shí)的di/dt將使得VS非常小，VB與VS間電壓超過(guò)芯片的使用范圍。

VS負(fù)壓幅值過(guò)大，有大電流從VS腳流出，會(huì)干擾芯片內(nèi)部襯底，從而干擾內(nèi)部電路對(duì)輸入信號(hào)電平的正確判斷，導(dǎo)致輸出信號(hào)不受輸入信號(hào)控制。

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VS負(fù)壓對(duì)應(yīng)策略

為了降低VS負(fù)壓，優(yōu)化PCB布局降低寄生電感是最有效的。PCB布局可以采用如下一些手段：如上下功率管的擺放盡量靠近；驅(qū)動(dòng)芯片靠近被驅(qū)動(dòng)的功率管以減少驅(qū)動(dòng)芯片地到功率器件地。

另外一個(gè)途徑是降低di/dt值。比較簡(jiǎn)單的辦法是增大關(guān)斷電阻R1，但以此同時(shí)，需要考慮可能會(huì)帶來(lái)效率低下的問(wèn)題。

圖 5. Rvs連接電路

圖 6. VS端增加反向二極管和穩(wěn)壓管

為了使得VB與VS間的電壓差小于VBS_ABSMAX，推薦在VS與VSS間加入一個(gè)穩(wěn)壓管與高壓二極管串聯(lián)。VB-VS≤VBS_ABSMAX，則穩(wěn)壓管耐壓值選擇需考慮：VZ≤VBS_ABSMAX-VCC。

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SLM2304S實(shí)驗(yàn)測(cè)試

SLM2304S負(fù)壓測(cè)試波形

圖 7. SLM2304S VS 端沒(méi)有串聯(lián)電阻

-22V 300ns 負(fù)壓波形

CH1: HO 丨CH2: HIN 丨CH4: VS

圖 8. SLM2304S 串聯(lián)電阻Rvs=10ohm

-37V 300ns 負(fù)壓波形

CH1: HO 丨CH2: HIN

CH3: 芯片端VS 丨CH4: 半橋中點(diǎn)VS

從圖7，圖8對(duì)比可看出，VS端未串聯(lián)電阻，在300ns，負(fù)壓22V就出現(xiàn)了波形異常，而VS端串聯(lián)了10Ω電阻，負(fù)壓達(dá)到了37V才出現(xiàn)異常。另外如圖8所示，在半橋中點(diǎn) 有37V的負(fù)壓，而芯片端的VS電壓最大值只存在了20V附近，大大降低了芯片端的負(fù)壓值；從而有效的抑制了外部負(fù)壓的數(shù)值，相當(dāng)于提高了芯片的耐負(fù)壓能力。

-半橋中點(diǎn)負(fù)壓及應(yīng)對(duì)策略 -

測(cè)試總結(jié)

VS的負(fù)壓大小與持續(xù)時(shí)間關(guān)系到驅(qū)動(dòng)芯片的安全、正常工作。瞬態(tài)負(fù)壓的大小主要取決于寄生電感，電流變化的速率。通過(guò)對(duì)外圍電路的有效設(shè)計(jì)，可以增強(qiáng)驅(qū)動(dòng)芯片在系統(tǒng)中對(duì)負(fù)壓的耐受能力，使其能在惡劣工況中安全工作。

審核編輯：湯梓紅