隨著系統(tǒng)對內存容量、帶寬、性能等方面的需求提高，系統(tǒng)會接入多個 DRAM Devices。而多個 DRAM Devices 不同的組織方式，會帶來不同的效果。本文將對不同的組織方式及其效果進行簡單介紹。

1. Single Channel DRAM Controller 組織方式

Single Channel 指 DRAM Controller 只有一組控制和數(shù)據(jù)總線。 在這種場景下，DRAM Controller 與單個或者多個 DRAM Devices 的連接方式如下所示：

1.1 連接單個 DRAM Device

Single Channel 連接單個 DRAM Device 是最常見的一種組織方式。 由于成本、工藝等方面的因素，單個 DRAM Device 在總線寬度、容量上有所限制，在需要大帶寬、大容量的產品中，通常接入多個 DRAM Devices。

1.2 連接多個 DRAM Devices

上圖中，多個 DRAM Devices 共享控制和數(shù)據(jù)總線，DRAM Controller 通過 Chip Select 分時單獨訪問各個 DRAM Devices。此外，在其中一個 Device 進入刷新周期時，DRAM Controller 可以按照一定的調度算法，優(yōu)先執(zhí)行其他 Device 上的訪問請求，提高系統(tǒng)整體內存訪問性能。

NOTE：
CS0 和 CS1 在同一時刻，只有一個可以處于使能狀態(tài)，即同一時刻，只有一個 Device 可以被訪問。

上述的這種組織方式只增加總體容量，不增加帶寬。下圖中描述的組織方式則可以既增加總體容量，也增加帶寬。

上圖中，多個 DRAM Devices 共享控制總線和 Chip Select 信號，DRAM Controller 同時訪問每個 DRAM Devices，各個 Devices 的數(shù)據(jù)合并到一起，例如 Device 1 的數(shù)據(jù)輸出到數(shù)據(jù)總線的 DATA[0:7] 信號上，Device 2 的數(shù)據(jù)輸出到數(shù)據(jù)總線的 DATA[8:15] 上。這樣的組織方式下，訪問 16 bits 的數(shù)據(jù)就只需要一個訪問周期就可以完成，而不需要分解為兩個 8 bits 的訪問周期。

2. Multi Channel DRAM Controller 組織方式

Multi Channel 指 DRAM Controller 只有多組控制和數(shù)據(jù)總線，每一組總線可以獨立訪問 DRAM Devices。 在這種場景下，DRAM Controller 與 DRAM Devices 的連接方式如下所示：

2.1 連接 Single Channel DRAM Devices

這種組織方式的優(yōu)勢在于多個 Devices 可以同時工作，DRAM Controller 可以對不同 Channel 上的 Devices 同時發(fā)起讀寫請求，提高了讀寫請求的吞吐率。

NOTE：
CS0 和 CS1 在同一時刻，可以同時處于使能狀態(tài)，即同一時刻，兩個 Devices 可以同時被訪問。

2.2 連接 Multi Channel DRAM Device

在一些 DRAM 產品中，例如 LPDDR3、LPDDR4 等，引入了 Multi Channel 的設計，即一個 DRAM Devices 中包括多個 Channel。這樣就可以在單個 Device 上達成 Multi Channel 同時訪問的效果，最終帶來讀寫請求吞吐率的提升。