同步復(fù)位和異步復(fù)位都是狀態(tài)機(jī)的常用復(fù)位機(jī)制，圖1中的復(fù)位電路結(jié)合了各自的優(yōu)點(diǎn)。同步復(fù)位具有時(shí)鐘和復(fù)位信號(hào)之間同步的優(yōu)點(diǎn)，這可以防止時(shí)鐘和復(fù)位信號(hào)之間發(fā)生競爭條件。但是，同步復(fù)位不允許狀態(tài)機(jī)工作在直流時(shí)鐘，因?yàn)樵诎l(fā)生時(shí)鐘事件之前不會(huì)發(fā)生復(fù)位。與此同時(shí)，未初始化的I/O端口可能會(huì)遇到嚴(yán)重的信號(hào)爭用。

異步復(fù)位的優(yōu)點(diǎn)是允許狀態(tài)機(jī)運(yùn)行至直流時(shí)鐘。此操作是可能的，因?yàn)楫?dāng)復(fù)位信號(hào)獨(dú)立于時(shí)鐘發(fā)生時(shí)，異步復(fù)位立即初始化狀態(tài)機(jī)。不幸的是，異步復(fù)位可能導(dǎo)致復(fù)位信號(hào)和時(shí)鐘之間的競爭條件。競爭條件可能會(huì)導(dǎo)致問題，包括亞穩(wěn)態(tài)或錯(cuò)誤狀態(tài)初始化。

復(fù)位電路在檢測到異步復(fù)位信號(hào)后立即置位復(fù)位信號(hào)。但是，該電路還使復(fù)位釋放與時(shí)鐘同步。該電路使用該同步異步復(fù)位信號(hào)來驅(qū)動(dòng)使用觸發(fā)器和異步復(fù)位輸入的狀態(tài)機(jī)。

復(fù)位電路由兩個(gè)背靠背D觸發(fā)器組成，可同步異步復(fù)位信號(hào)。此外，異步復(fù)位會(huì)使D觸發(fā)器輸出立即變?yōu)榈碗娖?。圖1還顯示了電路Verilog描述的相應(yīng)信號(hào)名稱（清單1），您可以立即將其合并到設(shè)計(jì)或仿真中。使用Altera Max + PlusII的清單1中的Verilog代碼的仿真波形。觀察到當(dāng)系統(tǒng)斷言輸入復(fù)位信號(hào)irst_n時(shí)，電路立即斷言輸出復(fù)位信號(hào)（orst_n）。另請注意，復(fù)位釋放與兩個(gè)周期內(nèi)的時(shí)鐘同步。